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Synopsys Design Compiler

Synopsys Design Compiler

Software de síntesis lógica ASIC para compilar Verilog, VHDL y System Verilog en la máscara GDSII para la fabricación de circuitos integrados.
Synopsys ofrece Design Compiler 2010 que proporciona una aceleración doble del flujo de síntesis y de implementación física.Los diseñadores de RTL pueden realizar una exploración de planos de planta para identificar y solucionar problemas de planos de planta de manera temprana.

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Alternativas a Synopsys Design Compiler para todas las plataformas con licencia gratuita.

Synplify Pro

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Front-end de síntesis genérica de FPGA para FPGA como Xilinx y Altera.